クロック

今回は、verilogHDLとVHDLのテストベンチを記述する際に、ほぼ必須となるクロック生成回路の記述方法をまとめてみます。 クロックを生成する方法は様々ありますが、verilogではalways文を用いて記述し、VHDLではシミ...