論理回路 verilog,VHDL assign文による遅延の書き方 テストベンチを作成する際に、ある信号代入を数ns遅らせたいという状況がありました。そのときに記述した方法をメモしておきます。 下の例はシミュレーション実行中に、右辺にある信号が変化するたびに左辺に代入されます。そして左辺への代入が実... 2021.02.19 論理回路