論理回路 verilog～BRAMと分散RAM～
FIFOの設計をしていたときに学んだことをまとめておきます。 (※FIFOとは、First In First Outの略で最初に来たものを最初に出力するということ、論理回路以外でも様々な場面で使われる言葉)BRAMと分散RAMどっちを使...
verilog
論理回路 論理回路 論理回路で微分を行う。微分の回路図とverilog記述
論理回路(デジタル回路)にて微分を行う、つまりビット演算ではどのように微分をすればよいかをまとめていきます。例えば、アナログ信号をAD変換し、デジタルで処理を行うときよくある関数の形にあてはまらないときがほとんどです。しかし、そんな値を微...
論理回路 シフトレジスタの回路図と記述法(verilog, VHDL)
まずシフトレジスタとは、FF(フリップフロップ)を複数用いて値を右から左へ、または左から右へシフトさせるものです。よく使われる場面として、直列並列変換(シリアルパラレル変換)があるかなと思います。具体的にどういったものかは、言葉で書くより...
論理回路 verilog,VHDL assign文による遅延の書き方
テストベンチを作成する際に、ある信号代入を数ns遅らせたいという状況がありました。そのときに記述した方法をメモしておきます。
下の例はシミュレーション実行中に、右辺にある信号が変化するたびに左辺に代入されます。そして左辺への代入が実...
論理回路 veriogHDLとVHDLのテストベンチにおけるクロック生成回路の記述方法
今回は、verilogHDLとVHDLのテストベンチを記述する際に、ほぼ必須となるクロック生成回路の記述方法をまとめてみます。
クロックを生成する方法は様々ありますが、verilogではalways文を用いて記述し、VHDLではシミ...
論理回路 verilog,VHDL～if文とcase文の記述方法～
最近VHDLに触れる機会が増えてきて、verilogとの違いに困惑している私です。
今回はverilogとVHDLのif文とcase文のそれぞれについて構文と例をまとめておこうと思います。
まず、verilogのif文は、if...
論理回路 verilogHDLとVHDLの違い～演算子～
今まで組み込み回路の設計はverilogを使用していましたが、ここ最近、VHDLを扱う機会が急激に増えてきてverilogの楽さを実感しています。
VHDLはルールが細かいというか、融通が利かないというか。。。
通信用の基地局...
論理回路 セレクタの回路図と条件演算子によるverilog記述
4-2セレクタとは、入力が4つあり、出力が2つあるセレクタのこと。
今回は、入力が2bitの信号四本と、1bitの制御信号2本、1bitの出力2本を例にして、その真理値表と回路図の一部、条件演算子を用いたverilogでの記述法をメ...